Update Modules.md

Author: HepoH3

Basic Verilog structures/Modules.md

@@ -83,6 +83,9 @@ module box(
 endmodule
 ```
 
+> [!IMPORTANT]
+>>> Обратите внимание, что объявление сигнала типа `logic` нельзя объединять с непрерывным присваиванием этому сигналу. Иными словами, описанный выше сигнал `c` нельзя описать одной строчкой `logic c = a`. Данное выражение будет синтезировано, вот только вместо непрерывного присваивания сигнала `a`, в момент создания сигнала `c` ему будет присвоено значение `a` (но дальнейшие изменения в этом сигнале не приведут к изменению значения сигнала `c`).
+
 Стоит, однако, заметить, что аналогия со спайкой проводов имеет свои недостатки: после неё некоторые студенты начинают думать, что расположение "спаиваемых" сигналов относительно знака равно не имеет значения, однако это не так.
 
 В непрерывном присваивании участвует две компоненты: выражение-приемник сигнала и выражение-источник сигнала. Обычно, выражением-приемником является провод (либо группа проводов). Выражение-источник сигнала может быть совершенно различным. В примере, приведенном выше, выражением-источником так же был провод, но вместо него мог использоваться и регистр, и выражение, построенное из цепочки арифметических или логических вентилей.