Skip to content

Commit 037f043

Browse files
authored
ЛР№2. Обновление примера листингов 3-4
1 parent 584a5e5 commit 037f043

File tree

1 file changed

+6
-6
lines changed

1 file changed

+6
-6
lines changed

Labs/02. Arithmetic-logic unit/README.md

Lines changed: 6 additions & 6 deletions
Original file line numberDiff line numberDiff line change
@@ -106,8 +106,8 @@ _Листинг 2. Пример описания параметра в теле
106106
Сравните сами _листинги 3 и 4_:
107107

108108
```Verilog
109-
//parameter SLT = 5'b00011;
110-
//parameter BEQ = 5'b11000;
109+
//parameter ADD = 5'b00000;
110+
//parameter SUB = 5'b01000;
111111
112112
//...
113113
@@ -121,16 +121,16 @@ always_comb
121121
_Листинг 3. Пример описания модуля, использующего "магические" числа._
122122

123123
```Verilog
124-
parameter SLT = 5'b00011;
125-
parameter BEQ = 5'b11000;
124+
parameter ADD = 5'b00000;
125+
parameter SUB = 5'b01000;
126126
127127
//...
128128
129129
always_comb
130130
case(ALUOp)
131131
//...
132-
SLT: //... // очень понятно
133-
BEQ: //... // так лаконично и красиво
132+
ADD: //... // очень понятно
133+
SUB: //... // так лаконично и красиво
134134
```
135135

136136
_Листинг 4. Пример описания модуля, использующего параметры._

0 commit comments

Comments
 (0)