File tree Expand file tree Collapse file tree 1 file changed +6
-6
lines changed
Labs/02. Arithmetic-logic unit Expand file tree Collapse file tree 1 file changed +6
-6
lines changed Original file line number Diff line number Diff line change @@ -106,8 +106,8 @@ _Листинг 2. Пример описания параметра в теле
106
106
Сравните сами _ листинги 3 и 4_ :
107
107
108
108
``` Verilog
109
- //parameter SLT = 5'b00011 ;
110
- //parameter BEQ = 5'b11000 ;
109
+ //parameter ADD = 5'b00000 ;
110
+ //parameter SUB = 5'b01000 ;
111
111
112
112
//...
113
113
@@ -121,16 +121,16 @@ always_comb
121
121
_ Листинг 3. Пример описания модуля, использующего "магические" числа._
122
122
123
123
``` Verilog
124
- parameter SLT = 5'b00011 ;
125
- parameter BEQ = 5'b11000 ;
124
+ parameter ADD = 5'b00000 ;
125
+ parameter SUB = 5'b01000 ;
126
126
127
127
//...
128
128
129
129
always_comb
130
130
case(ALUOp)
131
131
//...
132
- SLT : //... // очень понятно
133
- BEQ : //... // так лаконично и красиво
132
+ ADD : //... // очень понятно
133
+ SUB : //... // так лаконично и красиво
134
134
```
135
135
136
136
_ Листинг 4. Пример описания модуля, использующего параметры._
You can’t perform that action at this time.
0 commit comments